• 姓      名:    苏梅英
• 职      务:   
• 职      称:    副研究员
• 通讯地址:    北京市朝阳区北土城西路3号

教育背景

1998.09-2002.06 济南大学计算机系，学士

2005.09-2008.03 东北电力大学，计算机应用，硕士

2008.09-2012.04 大连理工大学，电路与系统，博士

工作简历

2012.05-2015.05 中国科学院微电子研究所，博士后，合作导师：万里兮

2015.05-2018.03中国科学院微电子研究所，助理研究员一级

2018.04 至今 中国科学院微电子研究所， 副研究员

1. 国家重大专项： 28nm CPU封装协同设计与仿真，项目负责人

2. 国家重大专项：-板级扇出封装集成设计和产品技术研究，首席科学家

3. 中国科学院科创计划：系统级扇出封装的热管理研究，项目负责人

4. 北京高校实培计划：基于先进封装的多场耦合分析，项目负责人

[1]M. Su, L. Cao, T. Lin, F. Chen, J. Li, C. Chen, et al., 'Warpage simulation and experimental verification for 320？mm？×？320？mm panel level fan-out packaging based on die-first process,' Microelectronics Reliability, vol. 83, pp. 29-38, 2018/04/01/ 2018.

[2]M. Su, D. Yu, Y. Liu, L. Wan, C. Song, F. Dai, et al., 'Properties and electric characterizations of tetraethyl orthosilicate-based plasma enhanced chemical vapor deposition oxide film deposited at 400°C for through silicon via application,' Thin Solid Films, vol. 550, pp. 259-263, 2014/01/01/ 2014.

[3]M. Su, X. Zhang, L. Wan, D. Yu, X. Jing, Z. Fang, et al., 'Temperature-dependant thermal stress analysis of through-silicon-vias during manufacturing process,' in 2013 14th International Conference on Electronic Packaging Technology, 2013, pp. 551-554.

[4]M. Su, C. Chen, M. Zhou, J. Li, and L. Cao, 'Warpage Prediction and Lifetime Analysis for Large Size Through-silicon-via (TSV) Interposer Package,' in 2018 IEEE 20th Electronics Packaging Technology Conference (EPTC), 2018, pp. 387-390.

1. 一种TSV孔内介质层的电学性能无损检测方法，201410841720.0，授权

2. 基于柔性基板的三维封装散热结构及其制备方法，201510312334.7，授权

3. 一种基于载体的扇出2.5D/3D封装结构的制造方法，201510970167.5，授权